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mit 52 TabellenDNBDNB|1022202154Integrated tools for automatic design for testabilityDNBDNB|1022202154integration of test and high level synthesis in a general design environmentDNBDNB|1022202154Maximizing the fault coverage in complex circuits by minimal number of signaturesDNBDNB|1022202154Methoden der Testvorbereitung zum IC-EntwurfLCLC|n 90614563Models in hardware testing : lecture notes of the forum in honor of Christian LandraultDNBDNB|1022202154Multiple distributions for biased random test patternsDNBDNB|1022202154On computing optimized input probabilities for random testsDNBDNB|1022202154On fault modeling for dynamic MOS circuitsDNBDNB|1022202154Optimized synthesis techniques for testable sequential circuitsDNBDNB|1022202154Parametrisierte Speicherzellen zur Unterstützung des Selbsttests mit optimierten und konventionellen ZufallsmusternDNBDNB|1022202154J9UJ9U|987007376678305171LCLC|n 90614563NIINII|DA06982177BIBSYSBIBSYS|90365056Probabilistische Verfahren für den Test hochintegrierter Schaltungen, c1987:DNBDNB|1022202154Protest: a tool for probabilistic testability analysisDNBDNB|1022202154pseudoexhaustive test of sequential circuitsDNBDNB|1022202154random pattern testability of programmable logic arraysDNBDNB|1022202154Self test using unequiprobable random patternsDNBDNB|1022202154Signature analysis and test scheduling for self-testable circuitsDNBDNB|1022202154Simulation results of an efficient defect analysis procedureDNBDNB|1022202154Steigerung der Effizienz beim Test mit ZufallsmusternDNBDNB|1022202154synthesis approach to reduce scan design overheadDNBDNB|1022202154synthesis of self-test control logicDNBDNB|1022202154TESTCHIP: a chip for weighted random pattern generation, evaluation, and test controlDNBDNB|1022202154Time-optimal control policies for cascaded production-inventory systems with control and state constraintsDNBDNB|1022202154Tools and devices supporting the pseudo-exhaustive testDNBDNB|1022202154unified approach for the synthesis of self-testable finite state machinesDNBDNB|1022202154unified method for assembling global test schedulesDNBDNB|1022202154Zur statistischen Analyse der Testbarkeit digitaler SchaltungenLCLC|n 90614563Zuverlässigkeit und Entwurf : 5. GI/GMM/ITG-Fachtagung vom 27. bis. 29. September 2011 in Hamburg-Harburg2024-02-23T05:21:33.803740+00:00