Ayguadé, Eduard
Ayguadé i Parra, Eduard
Eduard Ayguadé researcher, ORCID 0000-0002-5146-103X
VIAF ID: 62722686 ( Personal )
Permalink: http://viaf.org/viaf/62722686
Preferred Forms
-
-
- 100 1 _ ‡a Ayguadé, Eduard
-
-
-
- 100 1 _ ‡a Ayguadé, Eduard
- 100 1 0 ‡a Ayguadé, Eduard
-
- 100 0 _ ‡a Eduard Ayguadé ‡c researcher, ORCID 0000-0002-5146-103X
4xx's: Alternate Name Forms (6)
Works
Title | Sources |
---|---|
Adaptive execution environments for application servers | |
Analysis of several scheduling algorithms under the nano-threads programming model | |
Automatic data distribution for massively parallel processors | |
Avaluació d'arquitectures VLIW amb cluster i unitats funcionals Wide | |
Càlcul de potència dinàmica i d'energia de microprocessadors VLIW clusteritzats | |
Compilador i llibreria per a l'execució distribuïda i concurrent de codi Java | |
Desarrollo de un sistema multimicroprocesador con buses multiplexados | |
Desenvolupament d'una eina de mesura de paràmetres de rendiment mitjançant comptadors hardware del processador Pentium | |
Estructura de computadores y microprocesadores : descripción de los dispositivos de entrada/salida en el IBM PC | |
Estructura de computadors I : col·lecció de problemes | |
A Framework for automatic dynamic data mapping | |
Graph travese scheduling : parallelization and vectorization of do loops | |
Heuristics for register-constrained software pipelining | |
Improving web server efficiency on commodity hardware | |
Interfície entre un sistema multiprocessador i un sistema VME-Bus de MOTOROLA | |
Introducció als computadors : pràctiques d'IC | |
Introducción a los computadores : repertorio de instrucciones del VAX-11 | |
Languages and compilers for parallel computing, c2006: | |
LCPC 2005 | |
La Màquina senzilla : introducció a l'estructura bàsica d'un computador | |
Mecanismos combinados de predicción de saltos | |
Memory instruction bypassing | |
Obtaining synchronization-free code with maximun parallelism | |
Optimització del rendiment del sistema de memòria en multiprocessadors vectorials | |
Organization and compiler management of register files | |
Paralelización automática de recurrencias en programas secuenciales numéricos | |
Perfomance improvement of multithreaded Java applications execution on multiprocessor systems | |
Predicció de valors en processadors superescalars | |
Reducing the impact of register presure on software pipelined loops | |
Reserva d'equipaments científics | |
Running stream-like programs on heterogeneous multi-core systems | |
SAU : sistema de gestió de personal i serveis | |
Self-tuned parallel runtimes : a case of study for OpenMp | |
Simulació d'arquitectures superescalars | |
Simulador de memoria para procesadores multihebra | |
Special issue on OpenMP : experiences and implementations | |
Subrutines | |
Swing modulo scheduling : a lifetime-sensitive approach | |
Synchronized loop distribution for very tightly coupled multimicroprocessors | |
Tarificador telefònic de trucades : TTT | |
Vector multiprocessors with arbitrated memory access |