Landrault, Christian
VIAF ID: 24736702 ( Personal )
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Preferred Forms
- 200 _ | ‡a Landrault ‡b Christian
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- 100 1 _ ‡a Landrault, Christian
- 100 1 _ ‡a Landrault, Christian
Works
Title | Sources |
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Conception et réalisation du préprocesseur du simulateur concurrent de fautes LOFSCATE | |
Contribution à la caractérisation et à la modélisation des capacités en technologie CMOS | |
Contribution à l'utilisation des réseaux de Pétri à prédicats transitions pour la modélisation de systèmes | |
Contribution au test déterministe des circuits cmos : équivalences de pannes | |
Contribution au test intégré : optimisation des générateurs de vecteurs de test matériels et leur adaptation à la détection de fautes complexes | |
CONTRIBUTION TO INTEGRATED TEST: OPTIMIZATION OF HARDWARE TEST PATTERN GENERATORS AND THEIR DESIGN FOR COMPLEX FAULTS DETECTION. | |
DESIGN, REALIZATION AND VALIDATION OF A CONCURRENT FAULT SIMULATOR LOFSCATE. | |
DETERMINISTIC TEST VECTOR GENERATOR STRUCTURES FOR BUILT IN SELF TEST. | |
Développement et application d'une méthode d'analyse de défaillances fonctionnelles et contribution à l'amélioration de l'utilisation des techniques optiques statiques et dynamiques | |
ETW98 : IEEE European Test Workshop : May 27-29 1998, Sitges, Barcelona, Spain | |
Génération de test fonctionnel de circuits digitaux décrits avec un langage déclaratif : Lustre | |
Modélisation pour l'évaluation de retard dans les structures CMOS : algorithmes et exemples | |
Practical use of partial reset : initialization of highly sequential bisted circuits | |
Prévision de la sûreté de fonctionnement des systèmes numériques réparables | |
Proceedings [of the 1st] IEEE European test workshop : Montpellier (Hotel la Corniche in Sète), France, June 12-14, 1996 | |
Le propulseur à ionisation de césium par contact : optimisation par la mise au point du modèle mathématique, conception et réalisation des systèmes de conditionnement de puissance et de commande | |
Techniques de BIST pour le test en ligne | |
TEST AND BUILT-IN TEST OF DELAY FAULTS. | |
Test et test intégré de pannes temporelles | |
Test generation of integrated circuits based on functional models. | |
Test intégré autonome des circuits analogiques et mixtes | |
Le test unifié de cartes appliqué à la conception de systèmes fiables | |
TESTABILITY ANALYSIS AND JTAG RESSOURCES : INITIALISATION, CONTROLLABILITY, AND OBSERVABILITY PROBLEMS IN DIGITAL MCMS AND BOARDS. | |
Tracé automatique hiérarchisé d'interconnexions de blocs fonctionnels de circuits intégrés V.L.S.I | |
The unified board testing applied to the design of reliable systems. | |
Utilisation pratique du reset partiel : initialisation pour le test intégré de circuits fortement séquentiels |