Seznec, André, 1959-...
Seznec, André
VIAF ID: 24689017 ( Personal )
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Works
Title | Sources |
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Améliorer la performance séquentielle à l'ère des processeurs massivement multicœurs | |
Analyse de performance potentielle d'une simulation de QCD sur réseau sur processeur Cell et GPU. | |
Architecture and narrow-width values. | |
Architecture et bits significatifs | |
Architecture multi-coeurs et temps d'exécution au pire cas | |
A case for a complexity-effective, width-partitioned microarchitecture | |
CASH design space exploration | |
CASH : revisiting hardware sharing in single-chip parallel processor | |
A comprehensive study of dynamic global history branch prediction | |
Compressed cache layout aware prefetching | |
Content conscious management of the memory hierarchy. | |
CONTRIBUTION TO THE STUDY OF A TIGHTLY PIPELINED MULTIPROCESSOR. | |
Dasc cache : Dealing with cache access time and virtual indexing | |
Data synchronized pipeline architecture pipelining in multiprocessor environments | |
Étude de deux solutions pour le support matériel de la programmation parallèle dans les multiprocesseurs intégrés : vol de travail et mémoires transactionnelles | |
Etude de l'exécution dynamique et / ou spéculative et des processeurs enfouis : un cas d'étude de l'architecture découplée | |
Etude des architectures des microprocesseurs MIPS R10000, UltraSPARC et PentiumPro | |
ETUDE DU PARALLELISME MONOLITHIQUE : CAS DU MULTIFLOT SIMULTANE | |
Étude quelques organisations d'antémémoires | |
ETUDE, REALISATION ET APPLICATION D'UNE PLATE-FORME DE COLLECTE DE TRACES D'EXECUTION DE PROGRAMMES | |
Evolution des gammes de processeurs MIPS, DEC Alpha, PowerPC, SPARC et xxx86 | |
Exploiting heterogeneous many cores on sequential code | |
Génération des adresses des instructions pour les processeurs superscalaires fortment pipelinés | |
Gestion consciente du contenu de la hiérarchie mémoire | |
HArdware Volatile Entropy Gathering and Expansion generating unpredictable random number at user level | |
High performance embedded architectures and compilers, c2009: | |
Increase Sequential Performance in the Manycore Era. | |
Increasing the performance of superscalar processors through value prediction | |
INFRASTRUCTURES ET STRATEGIES DE COMPILATION POUR PARALLELISME A GRAIN FIN | |
Interception de fonctions pour la mémoïsation. | |
Interleaved parallel schemes : improving memory throughput on supercomputers | |
Interleaved sectored caches : reconciling low tag volume and low miss ratio | |
L'exécution dans le désordre des jeux d'instructions prédiquées | |
MIDEE : Smoothing branch and instruction cache miss penalties on deep pipelines | |
Minimizing single-usage cache pollution for effective cache hierarchy management | |
Un modèle analytique de la température des microprocesseurs, français | |
Modeling performance of serial and parallel sections of multi-threaded programs in many-core era | |
Modélisation comportementale dépend de l’application pour cœurs superscalaires. | |
Modélisation des architecture multi-cœur par des mesures de performance. | |
Multicore architectures and worst-case execution time. | |
OPTIMISATIONS LOGICIELLES DE LA LOCALITE : LE PLACEMENT PRECIS DES DONNEES EN MEMOIRE | |
Out-of-order predicated execution with translation register buffer | |
A path to complexity-effective wide-issue superscalar processors | |
PIPELINE PROCESSOR OPTIMISATION. | |
Préchargement adapté à la structure d'un cache compressé. | |
La prédiction de valeurs comme moyen d'augmenter la performance des processeurs superscalaires. | |
Prime memory systems do not require euclidean division by a prime number | |
Redundant history skewed perceptron predictors pushing limits on global history branch predictors | |
Révision de larges unités superscalaires. | |
Revisiting Wide Superscalar Microarchitecture | |
Sécurité des microcontroleurs embarqués : Des cartes à puce aux appareils mobiles. | |
Security of micro-controllers : From smart cards to mobile devices | |
Semi-unified Caches | |
SOFTWARE LOCALITY OPTIMIZATIONS : PRECISE DATA LAYOUT IN MEMORY. | |
A STUDY OF ON-CHIP PARALLELISM : THE CASE OF SIMULTANEOUS MULTITHREADING. | |
Study of two solutions for hardware support of parallel programming in integrated multiprocessors : work-stealing and transactional memory. | |
Studying the design of a novel architecture for superscalar pocessors. | |
Synchronizing processors through memory requests in a tightly coupled multiprocessor | |
Système mémoire adaptatif intelligent. | |
Throughput-oriented analytical models for performance estimation on programmable hardware accelerators | |
Towards compression at all levels in the memory hierarchy | |
Transforming TLP into DLP with the dynamic inter-thread vectorization architecture | |
Two complementary notes on skewed-associative caches | |
Vers la compression à tous les niveaux de la hiérarchie de la mémoire. |